。该电路立即锁定十进制计数器，并拒绝接收下一个输入信号，防止信号跳变对读数造成的影响。这时，十进制计数器的输出值即电路产生的随机数。
同时，延时电路激活，在数百纳秒后解锁锁存器，1~2秒后重新锁定，使锁存器在十进制计数器输出值业已锁死时保存脉冲输入时计数器的输出值。发光二极管阵列显示这个数字。
自此又数百纳秒后，脉冲频率限制电路解锁计数器，并允许接收盖革计数管的下一个信号。
** 由于盖革计数管何时产生脉冲是高度随机的，十进制计数器何时停止计数也高度随机**，这是实现真随机性的核心原理。
在七个模块中，十进制计数器选用CD4017芯片，锁存器选用74HC573芯片。下面对除发光二极管阵列外的四个模块进行解释分析。
与上期推文的实验电路类似地，J3接盖革计数管阴极，脉冲经R23、R18分压，C4耦合后再经D13整流，接入电压比较器正极。R19、RV3通过分压调制一个基准电压，接比较器负极。R22是上拉电阻。
脉冲超过基准电压时，U9输出高电平，低于基准电压时输出低电平，以此完成对盖革计数管脉冲的数字化，并彻底滤除杂波。
盖革计数管产生脉冲的时刻是高度随机的，但其平均间隔时间取决于当地本底辐射强度。如果辐射强度过高，则脉冲间隔过短，将对读数效果造成非常大影响。因此有必要限制脉冲频率。
图中，U6A是与（AND）门芯片74HC08的一个单元，U5是时基集成电路NE555，PULSE接脉冲捕获电路。
未出现脉冲时，C3经由R4、D3快充至VCC。Q输出高电平，U6Apin3为低电平，DC对地表现为高阻。
输入脉冲时，U6A pin3翻转为高电平，TH出现上升沿，U5内部电路动作，使Q输出低电平，这时无论PULSE出没出现高电平，U6A pin3从始至终保持低电平，从而阻断了电路对下一个盖革管脉冲的响应，下面称这一阶段为不应期。
与此同时，DC对地短路，D3截止，C3经由D4、RV2向地放电，直至TR电位下降到低于1/3 VCC。然后，DC对地高阻，D4截止，C3通过R4、D3快充，Q也翻转为高电平，使U6A pin3的电位又由PULSE决定，即允许电路响应下一个盖革管脉冲。
U8是非（NOR）逻辑门芯片74HC04。电路处于不应期时，图中U8的两个单元都输出高电平，触发后续模块。
结合前一节的讲解，PULSE产生高电平时，C3将进入一个放—充电周期，其两极板电压如下图所示：
如图，在约430ms时刻PULSE产生高电平，C3开始缓慢放电。1.8s时刻C3极板电压低于阈值，电路控制C3快充。故430ms时计数器锁定，1.8s时计数器解锁。
延时电路中U7是电压比较器芯片LM393，A/B两单元构成窗口比较器，当C3极板电压小于4V、大于2.5V时，U6:B pin3输出高电平。为避免电路在C3充电时再度触发，引入另一个与门单元U6C，于是，只有在C3电压介于2.5~4V之间，且脉冲限制电路处于不应期时，延时电路才输出高电平。
这一滞后保证了锁存器解锁时，计数器输出值已经稳定，因此保证了LED阵列示数不会跳变。
多谐振荡器采用逻辑门方案，U4是四联CMOS高速与非（NAND）门芯片，U4:A/B/C指其包含的三个与非门。
电路开始工作时，由于SW1断开。U4:A pin3必定处于高电平，故U4B pin4/5都处于高电平，故U4B pin6处于低电平，C1充电至下正上负。鉴于U4A pin2寄生电容充电时间极短，R1上很快无电流经过，U4A pin2与C1下端等势，电位记为φ。
SW1闭合后瞬间，U4A pin1/2全为高电平，故pin3翻转为低电平，U4B pin6翻转为高电平。C1电荷不能立即释放，故C1下端电位提升至2φ。U4A pin2很快又与C1下端等势，此时C1通过RV1、U4B放电，电势能转化为RV1上的热能，C1、U4A pin2电势不断下降，直至低于芯片阈值0.5φ左右，此时U4A pin3翻转为高电平，U4B pin6翻转为低电平，C1下端电位降低至-0.5φ，又充电直至C1下端提升至0.5φ，U4A pin3又翻转为低电平，如此反复，形成振荡。
由图可知，该芯片U4A pin2在上升沿、下降沿的阈值其实不同。不过我也懒得改前面写的。
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