中的运用越来越广泛，电路中最要害的信号往往都要选用差分结构规划，比方PCIe、等。那么，何为差分信号？浅显地说，便是驱动端发送两个等值、反相的信号，接纳端经过比较这两个电压的差值来判别逻辑状况“0”仍是“1”。而传输差分信号的布线就称为差分布线。

　　1．抗搅扰才干强，因为两根差分布线之间存在耦合，当外界存在噪声搅扰时，简直是一起被耦合到两条线上，而接纳端所关怀的仅仅两信号的差值，所以外界的共模噪声能够简直被彻底抵消。

　　2．相同的道理，因为两根信号的极性相反，他们对外辐射的EMI能量也很少。

　　3．差分信号的正负两根线互为回流途径，比较单端信号具有更优的SI功用。这也是为什么差分办法的Serdes链路能够完结几十Gbps的传输速率，而以单端信号为主的DDR即使是最新的DDR5最高速率也只需6.4Gbps的原因。

　　由此可知，掌握好差分信号的规划办法尤为重要。这一节就简略介绍一些差分信号的电平规范。

　　ECL电路（Emitter CoupledLogic，即发射极耦合逻辑电路）是一种非饱和型的数字逻辑电路。与TTL、HSTL、SSTL等电平接口不同。

　　ECL电路有以下特色：ECL电路内晶体管作业在线性区或截止区，速度不受少量载流子的存储时刻的约束，所以它是现有各种逻辑电路中速度最快的一种，能满意高达10Gbps作业速率；ECL电路输出的单端摆幅比较小，一般在850mV以下，噪声容限相对较小，并对晶体管的作业安稳性要求很高；ECL电路的输出为射随器结构，输出阻抗很低（典型值在7ohm左右），这就决议了ECL电路有很强的驱动才干。其输入结构为差分放大器阻抗很高；传统ECL电平选用负电压供电，VCC接零电压、VEE接负电压（一般为-5.2V）。将VCC接+5V，VEE接GND就开展为PECL（Positive Emitter Coupled Logic）电平，选用+3.3V（VCC）供电就得到咱们现在比较常用的LVPECL电平。

　　下图所示为ECL的电路的根本电路结构，首要包含三部分组成：差分放大器输入电路；射极跟从器输出电路；温度-电压补偿的偏压网络（VBB）。

　　晶体三极管Q3、Q4、Q5组成差分放大器，这是电路的中心，差分放大器作为“

　　开关”只能作业在线性放大区和截止区，这样就能得到高速率的功用。其间 Q5组成恒流源典型值为14mA，它具有很大的沟通等效

　　，远大于集电极R1、R7，因而具有很强的直流负反馈，一起起到“发射极耦合”效果。

　　总电流根本安稳，电流尖峰很小；电压摆幅小，并且选用差分对或传输线传输信号，对外串扰和受外界搅扰都减小了。

　　§因为直接用Q3、Q4的集电极输出，输出电平就要比输入电平高，电平不匹配。因而需求Q1、Q2进行电平位移，使输出的共模电平与下一级电路的输入共模电平(Vbb)相匹配。

　　§Q1、Q2的射极开路（OE）输出能够完结 线或功用。一起OE输出结构选用负载电阻RL外接的办法也有利于削减电源功耗，当输出不必时不接RL就没有功耗。

　　ECL电路的结构也就决议了其首要缺陷：ECL电路的直流功耗大，实践上，作业速率的进步是以献身功耗为价值换取来的。

　　PECL由ECL规范开展而来，在PECL电路中省去了负电源，较ECL电路更便于运用。PECL信号的

　　摆幅相对ECL要小，这使得该逻辑更适宜于高速数据的串行或并行衔接，因为ECL电路是选用-5.2V电源供电，Vcc是接地的，这样做虽然有一些长处，但负电源仍是很费事。PECL由ECL规范开展而来，选用+5V供电，能够和体系内其他电路共用一个正电源供电。PECL信号的摆幅相对ECL要略小些。

　　在+5.0V和+3.3V供电体系中，PECL接口均适用，+3.3V供电体系的PECL即LVPECL。确保电路输入和输出有正确的偏置，这是最重要的。

　　假如芯片电路内部的输入没有偏置电路，则有必要在外部为两个差分输入树立偏置电压(Vcc-1.3V)，关于闲暇的输入端，也应该树立相同的偏置电压，不然电路无法正常作业。

　　输出端是射极跟从器的发射极，在芯片内部没有衔接负载，在输出端必定要衔接恰当的负载电阻，不然不会有正常的输出信号。

　　其次，在数据信号传输（与波长比较）间隔较长，或许对信号质量要求较高时，就要考虑传输线阻抗匹配，或许说选用“端接线”。所谓“阻抗匹配”指的是传输线端接阻抗与传输线的特性阻抗匹配。并非PECL电路的输入输出阻抗匹配。

　　PECL电路的输入端和输出端都有持平的静态直流电压（Vcc-1.3V），只需电源电压相同，PECL电路之间的输出和输入能够直流耦合传输信号的。

　　输出并联端接(50Ω)接口，辅佐电源Vcc-2V ，如右图所示这种办法功用最好，芯片的外接元件仅2个电阻，输出级的功耗也最小。但要添加一个Vcc-2V的电源，添加了体系的杂乱程度。现很少选用。

　　输出无端接，电阻Rt直接连到Vee（GND）外围元件也只需2个电阻，单一电源（Vcc），电路最简略,Rt的电阻值上限受射随器晶体管作业电流约束，Rt太大，作业电流小，频率特性差；阻值下限受功耗约束Rt越小耗费在Rt上的功耗就越大。

　　在PCB上，当输出端和输入端之间间隔很近，互连线未表现出传输线特性时，就能够选用这种互连办法。

　　当驱动器接纳器间隔比较远时，互连线现已体现出显着的传输线效应时选用这种端接电路，既确保了信号质量，又不必添加辅佐电源。戴维南端接的效果首要有两点：第一是阻抗匹配，R1、R2在电路板上有必要挨近输入端；第二是让接纳器接纳的信号共模电平缓接纳器的VBB匹配。

　　缺陷便是需求4个外接电阻，在布局空间严峻的状况下不宜运用这种匹配办法。4个电阻上流过电流较大，添加电源担负。

　　串联端接 要求在驱动器输出端和传输线之间串接电阻Rs，而传输线终端不再接端接电阻（输入依然需求恰当的偏置）。串联端接适宜较长间隔的信号传输，在没有结尾端接的状况下这样能够按捺因为源端阻抗不匹配发生的屡次反射。

　　Rs+Ro= Zo。其间，Rs=串联端接电阻，Ro=驱动器输出内阻，Zo=传输线特性阻抗。

　　接纳芯片有Vbb输出。结尾选用并联端接如图XX所示，只需R1=R2=Zo，需求留意Vbb管脚有必要接去耦电容确保Vbb电源安稳。

　　接纳芯片无Vbb输出，用四个电阻网络为输入树立偏置电压，一起满意阻抗匹配的要求Zo=50Ω

　　因为PECL电平是射极开路（OE）输出靠外部的偏置电阻R1供给驱动电流到地的通路。PECL 的输出共模电压需固定在Vcc-1.3V，在挑选直流偏置电阻时，仅需该电阻能够供给14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA。在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。可是这种办法给出的沟通负载阻抗为R1和传输线阻抗的并联的阻抗会显着低于50Ω，在实践运用中，3.3V 供电时，R1 能够从142Ω到200Ω之间选取，5V 供电时，R1 能够从270Ω到350Ω之间选取，R1的取值能够经过SI仿真确认原则是让输出波形到达最佳。

　　为了处理PECL的沟通负载阻抗低于50ohm的问题，别的有两种改善结构：一种是在信号通路上串接一个电阻，然后能够增大沟通负载阻抗使之挨近50Ω；另一种办法是在直流偏置通道上串接电感，以削减该偏置通道影响沟通阻抗。但不管哪种办法都需求添加元件使PECL的外围电路愈加杂乱，不利于高密体系的布局规划。

　　CML（Current-Mode Logic）接口结构简略，被广泛运用于网络物理层的传输和高速Serdes器材。它的数据速率取决于驱动器和接纳器的生产工艺，能够到达1~10Gbps。输入输出结构中都现已做好的50ohm的匹配，互连线路上不需求任何匹配然后削减了外围器材。它所供给的信号摆幅较小然后使器材的功耗更低。需求留意的是CML电平没有任何规范，然后呈现了许多供货商自行拟定的规范，因而工程师在运用CML电平常必定要细心查阅芯片手册。

　　CML 接口的输出电路办法是一个差分对，该差分对的集电极电阻为50Ω，如下图所示，输出信号的凹凸电平切换是靠共发射极差分对的开关操控的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一个50Ω上拉电阻（相当于16mA电流流过两个50ohm并联电路，输出单端幅值理论上为16mA X 25ohm = 400mV），则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。在这种状况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。若CML输出选用沟通耦合至50Ω负载，这时的直流阻抗由集电极电阻决议（AC耦合时，到负载的直流电流被耦合电容切断，直流电流只流过了输出结构集电极的50ohm电容，就导致在50ohm电阻上发生了800mV的直流电压其共模电压便是VCC-0.4V。可是在沟通状况下AC电容被短路因而，单端幅值仍是400mV、差分幅值为800mV），CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。在沟通和直流耦合状况下输出波形见下图。

　　CML 输入结构有几个重要特色，这也使它在高速数据传输中成为常用的办法。 CML 输入阻抗为50Ω，简略运用。输入晶体管作为射随器，后边驱动一个差分放大器。

　　因为在CML电路内现已集成了匹配（偏置）电阻，所以CML电路之间的互连就很简略。假如是直流耦合，就不需求外围元件；沟通耦合时用两个耦合电容就行了。

　　因为CML电平的输出和输入结构内部都现已包含了50ohm的匹配，CML接口之间的互连非常简洁。首要有直流耦合和沟通耦合两种互连办法。

　　直流耦合办法最为简洁不需求添加任何器材。关于高速serdes来说这种办法对信号质量最为有利，能够消除AC耦合电容和其它匹配器材带来的阻抗不接连（器材焊盘和PCB布线线宽的不匹配）。也正因为如此直流耦合往往能够到达逾越沟通耦合更高的速率要求。

　　当收发两头的器材运用相同的电源时，CML 到CML 能够选用直流耦合办法，这时不需加任何器材；当收发两头器材选用不同电源时，一般要考虑沟通耦合，如图8 中所示，留意这时选用耦合电容需稳重，不然会导致信号质量的恶化：容值太小的话会导致信号存在严峻的过零点漂移，导致ISI的增大使信号的眼宽变小；容值太大又会使信号的边际变缓。一般运用的沟通耦合电容的值为100nF，在5GHz以内电容的值对信号的影响或许不会很大，但随着信号速率的进步电容的值就需求经过仿真或许严厉依据所规划总线的规范来进行规划。乃至当速率高到必定程度时沟通耦合现已不能满意要求，有必要选用直流耦合。

　　2 .低功耗。恒流源电流驱动，把输出电流约束到约为3.5 mA左右，使得信号翻转期间的尖峰搅扰最小，因而发生的功耗非常小。这答应集成电路密度的进一步进步，即进步了PCB板的效能，削减了本钱。

　　3 .具有相对较慢的边际速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,一起选用差分传输办法，使其信号噪声和EMI都大为削减，一起也具有较强的抗搅扰才干。

　　最根本的LVDS器材便是LVDS驱动器和接纳器。LVDS电路选用电流模逻辑，其输出包含一个恒流源供给差分对的驱动电流。输出高电平是两个N管导通，在接纳器前的匹配电阻处发生正向压降；当输出为低电平常两个P管导通，在接纳器前的匹配电阻上发生负向压降。接纳器依据匹配电阻处的压降解分出逻辑电平，正向为“1”负向为“0”。恒流源电流一般为3.5 mA。如下图，LVDS接纳器具有很高的输入阻抗，因而驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接纳器的输入端发生大约350 mV的电压。（电流源为恒流特性，终端电阻在100—120 欧姆之间，则电压摇摆起伏为：3.5mA x 100=350Mv；3.5mA x 120=420mV。）

　　由逻辑“0”电平改变到逻辑“1”电平是需求时刻的，因为LVDS信号摆幅很小，其由逻辑“0”电平到逻辑“1”电平改变的时刻比TTL电平要快得多，所以LVDS更适宜用来传输高速改变的信号。其电压低，功耗也低。

　　这一结构和ECL差分逻辑相似，只不过LVDS选用了低功耗的CMOS管。正因为其低功耗的特性，使LVDS电平不只能够经过线缆进行较长间隔的传输并且与传统的RS-422、PECL比较具有许多长处。LVDS电平的摆幅相当于PECL电平的一半，只需RS422、TTL电平的1/10左右。LVDS的电压特性不依赖于指定的供电电压，能够运用3.3V、2.5V乃至5V供电便于移植。而PECL电平则不同假如在不同电压体系中移植需求确保驱动、接纳的共模电平的一致性或许需求从头规划匹配电阻的阻值。

　　LVDS 信号摆幅小，然后使得该结构能够在2.4V 的低电压下作业。LVDS 输入单端信号电压能够从0V 到2.4V 改变，单端信号摆幅为400mV，这样答应输入共模电压从0.2V 到2.2V规模内改变，也便是说LVDS 答应收发两头的电势有±1V的落差。比较PECL电平来说LVDS根本上能够不必考虑驱动器和接纳器的共模电平匹配问题。

　　实践的产品开发中往往存在不同电平接口互连的需求。不同电平接口往往存在着不同的输入输出特性，要想数据在驱动器和接纳器之间能够正确的传输往往需求对驱动器或许接纳器外围电路进行一些特别装备。前面章节现已介绍了TTL、CMOS等低速电平不同接口之间的互连，首要考虑的是输出阈值电平缓输入阈值电平的匹配，确保输入信号能够有满意的噪声裕量。下面将介绍PECL、CML、LVDS等高速差分电平接口的互连问题。

　　LVDS到CML的一种衔接办法便是沟通耦合办法，如图13 所示。在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取规模能够从142Ω到200Ω。假如LVPECL 的输出信号摆幅大于CML 的接纳规模，能够在信号通道上串一个25Ω的电阻，这时CML 输入端的电压摆幅变为本来的0.67 。 （LVPECL输出摆幅600-1000mV,CML输入摆幅400-1000mV）

　　在LVPECL 到CML 的直流耦合衔接办法中需求一个电平转化网络，如图14中所示。该电平转化网络的效果是匹配LVPECL 的输出与CML的输入共模电压。一般要求该电平转化网络引进的损耗要小，以确保LVPECL 的输出经过衰减后仍能满意CML 输入灵敏度的要求；别的还要求自LVPECL端看到的负载阻抗近似为50Ω。下面以LVPECL驱动MAX3875 的CML 输入为例阐明该电平转化网络。

　　咱们知道LVPECL输出共模电平为VCC-1.3V，那么A点电压为VCC-1.3V。因为要使LVPECL的输出和CML的输入共模匹配，B点电平应该为CML的共模电平VCC-0.2V。因为CML输入的高阻抗咱们能够以为流过R3的电流和流过CML内部50ohm上拉的电流持平，由此能够列出方程求出R3：

　　经过上面的剖析能够看出，选用直流耦合办法往往需求经过杂乱的核算才干得到想要的成果。并且在核算过程中也用到了一些近似，终究的匹配网络的阻值确认仍是需求经过SI仿线的存在也会添加接纳器的输入的损耗。由此可见关于LVPECL与CML互连最好运用沟通耦合办法。

　　经过LVPECL 到CML 的直流耦合衔接办法中剖析，咱们现已知道当驱动器和接纳器的共模电平不一致时运用直流耦合办法是非常费事的。这儿只介绍三种沟通耦合的办法。

　　图(a)所示运用了5个电阻器材将阻抗匹配和LVPECL共模电平的发生分隔，沟通耦合电容前的100ohm电阻起到阻抗匹配效果，沟通耦合电容后的4.3K和2.7K端接为LVPECL供给适宜的共模电平并没有阻抗匹配的效果。这种办法的优点便是能够灵敏替换阻值然后兼容多种匹配计划，一般某些器材初次运用、没有非常掌握的状况下能够选用这种办法；

　　图(b)所示沟通耦合电容后边4个电阻组成戴维南匹配，匹配阻抗并发生LVPECL的共模电平。这种办法现已对(a)办法进行了简化，可是依然需求4个电阻。因为现已选用了沟通耦合并不需求分压的办法来取得LVPECL的共模电平，基于此就呈现了图(c)所示的匹配办法。

　　图(c)所示仅在沟通耦合电容前运用一个100ohm电阻。在经过验证的老练运用中，咱们彻底能够选用这种计划简化规划。

　　LVPECL到LVDS 的直流耦合需求构建一个电阻网络，如图17中所示，以满意LVPECL和LVDS电平之间的共模电平转化、阻抗匹配以及LVDS的输入电压要求。因而，规划该网络时有这样几点有必要考虑：

　　首要，咱们知道当负载是50Ω接到Vcc-2V 时，LVPECL 的输出功用是最优的，因而咱们考虑该电阻网络应该与最优负载等效，这样就能够列出方程(1)。需求留意的是虚线ohm电阻是单端LVDS虚拟的到地电阻一般在LVDS接纳器的内部集成，在方程(1)中不需求考虑。

　　然后咱们还要考虑该电阻网络引进的衰减不该太大，LVPECL 输出信号经衰减后仍能落在LVDS 的有用输入规模内。LVPECL输出的差分幅值的最小值VHmin -VLmax =0.595V、差分幅值最大值VHmax -VLmin =0.93V；LVDS的输入电压规模为100mV~2.4V。也便是说需求确保差分幅值最小值不要衰减到100mV以下，由此核算出电阻网络的沟通增益要大于100mV/595mV

　　留意LVDS 的输入差分阻抗为100Ω，或许每个单端到虚拟地为50Ω，该阻抗不供给直流通路，这儿意味着LVDS输入沟通阻抗与直流阻抗不等。LVPECL 到LVDS 的直流耦合所需的电阻网络需满意下面方程组：

　　LVPECL 到LVDS 的沟通耦合结构如图18 所示，LVPECL 的输出端到地需加直流偏置电阻（142Ω到200Ω），一起信号通道上必定要串接50Ω电阻，以供给必定衰减。LVDS 的输入端到地需加5KΩ电阻，以供给共模偏置。

　　LVDS到LVPECL 的直流耦合结构中需求加一个电阻网络，如图19 所示，该电阻网络完结直流电平的转化。LVDS输出电平为1.2V，LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准，而LVPECL 的输入是以电源为基准，这要求考虑电阻网络时应留意LVDS 的输出电位不该对供电电源灵敏；另一个问题是需求在功耗和速度方面折中考虑，假如电阻值取的较小，能够答应电路在更高的速度下作业，但功耗较大，LVDS 的输出功用简略受电源的动摇影响；还有一个问题便是要考虑电阻网络与传输线的匹配。电阻值能够经过下面的方程导出。

　　在Vcc 电压为3.3V 时，解上面的方程得：R1=374Ω，R2=249Ω，R3=402Ω，VA=1.2V，VB=2.0V，RIN=49Ω，Gain=0.62。LVDS 的最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL 输入端的信号摆幅变为310mV，该起伏低于LVPECL 的输入规范。因而不引荐运用LVDS来驱动LVPECL电平。在实践运用中，可依据器材的实践功用、以及SI仿真的成果做出自己的判别。

　　相似于CML电平到LVPECL电平的互连，沟通耦合的状况有如下三种办法，要害是确保LVDS输出摆幅必定要满意LVPECL输入要求，这需求结合驱动、接纳芯片的功用以及SI仿真的成果进行判别。