调试进程中发现地弹噪声构成某重要劣化然后导致单板事务丢包的毛病，来谈下怎么最大程度地下降地弹噪声对单板信号完整性影响。

　　M单板在进行事务调试时发现：假如只要上行方向有事务，上行事务正常无丢包；假如只要下行方向有事务，下行事务也正常无丢包；假如双向都有事务，下行事务丢包严峻，上行事务正常。一起高温状况下比常温下丢包愈加严峻。

　　经过逻辑内部定位发现丢包地址为下行SSRAM读写处，即下行事务包写入SSRAM，再读出后包内容犯错导致报文丢掉。FPGA外挂SSRAM结构框图见图1，进入FPGA内部的上行事务和下行事务都需求经过各自的SSRAM进行缓存来完成一些功用。其间上行SSRAM的读写运用的是125M的本地晶振时钟，而下行SSRAM运用的是38M体系时钟。

　　从毛病现象来看，不是简略的时序问题，因为独自只要上行事务或下行事务时，事务都正常。而上下行一起有事务处理时，下行事务就会丢包，因而怀疑是上行的事务搅扰了下行的事务。而下行事务遭到搅扰的最大或许便是下行SSRAM的时钟信号遭到了搅扰。

　　为了验证此猜想，咱们做的如下试验：运用高速示波器丈量CLK_38M时钟，比较只要下行事务和上下行事务一起都有时的信号波形，看是否有差异。测验成果见图2和图3。比较可看出，只要下行事务时，时钟信号质量很好，而上行事务也有时，时钟的上升沿有一个显着的回沟，而回沟的方位在2.0V左右，而2.0V是VIH的临界电平，该回沟会导致FPGA误判，这样就会呈现采样点过错而导致采样数据犯错。

　　上行事务是怎样影响到下行时钟CLK_38M的呢？检查M单板的原理图，发现CLK_38M和上行SSRAM的36根数据线在同一个I/O bank。那么最大或许便是上行SSRAM的数据线M进行了搅扰。那么该搅扰是FPGA内部的地弹噪声构成的仍是FPGA外部PCB走线构成的呢？为了验证此问题，又做了2个试验。

　　试验1：将图4中的R141去掉，然后在跟FPGA相连的电阻焊盘上飞一根线直接到SSRAM的时钟管脚，经示波器丈量后发现依然存在搅扰。

　　试验2：将图4中的R141去掉，在FPGA内部将体系来的38M时钟从别的一个bank的空余I/O口（该I/O自身有串阻引出）输出，一起将引出的38M时钟经过飞线中与SSRAM相连的焊盘。经过示波器测验，发现搅扰消失，一起进行事务测验时发现上下行事务一起发包时，下行事务正常。

　　经过上面两个试验能够承认此毛病确定是在FPGA内部上行SSRAM的数据线翻转时带来的地弹噪声，搅扰了下行了CLK_38M时钟，导致该时钟质量劣化而使得下行SSRAM读写犯错，终究导致下行事务丢包。

　　所谓“地弹”（ground bounce），是指芯片内部“地”电平相关于PCB板“地”电平的改变现象。以PCB板“地”为参阅，就像是芯片内部的“地”电平不断的跳动，因而形象的称之为地弹。地弹是同步开关噪声（Simultaneous Switching Noise，简称SSN）的一种，SSN是指当器材处于开关状况，发生瞬间改变的电流，在经过回流途径上存在电感，构成沟通压降，然后引起噪声。假如是因为封装电感引起地平面的动摇，构成芯片地和体系地不一致便是地弹。

　　关于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是因为引脚上的电感引起的。

　　咱们能够用图5来直观的解说下。图中开关Q的不同方位代表了输出的“0”和“1”两种状况。假定因为电路状况转化，开关Q接通RL的低电平，负载电容对地放电，跟着负载电容电压下降，它堆集的电荷流向地，在接地回路上构成一个大的电流浪涌。跟着放电电路树立然后衰减，这以电流改变作用于接地引脚的电感，这样在芯片外的PCB板“地”GNDPCB与芯片内的地GNDA之间，会构成必定的电压差，如图中的VG。这种因为输出电平转化导致芯片内部参阅地址位漂移便是地弹。

　　SSN噪声主要是伴跟着器材的同步开关输出（SSO,即Simultancous Switch Output）而发生，开关速度越快，瞬间电流改变越显着，电流回路上的电感越大，则发生的SSN越严峻。此外考虑得更广一点，除了信号自身回流途径的电感之外，离的很近的信号互连线之间的串扰也是加重SSN的原因之一。

　　而此毛病确定是在FPGA芯片引脚有寄生电感。内部上行SSRAM的数据线翻转时带来了地弹噪声，搅扰了下行了CLK_38M时钟，导致该时钟质量劣化而使得下行SSRAM读写犯错，终究导致下行事务丢包。

　　2）为了减轻近距离信号互连线直接串扰，尽量削减扰信号周围信号线）增大芯片地平面面积。

　　关于1）和2），考虑到SSRAM的读写带宽有必定要求，读写的时钟速率和数据线位宽不能随意下降或削减。依据核算，做了如下调整：坚持时钟速率125M不变，将SSRAM的36根数据线根数据线M最近的几根。

　　关于3），将CLK_38M地点的I/O bank中没有运用的I/O管脚在逻辑内部都设置为输出接地。

　　经过改进，CLK_38M时钟质量有所改进，回沟电平方位上升到2.3V左右。在常温下只装备单路的双向事务时，事务正常无丢包。可是当装备4路的双向事务时，下行仍是有少数丢包，高温下丢包愈加严峻。

　　装备4路事务和装备1路事务的差异是，装备4路事务时，因为数据包的增多，SSRAM的数据线翻转愈加频频，导致地弹噪声愈加严峻，因而回沟也越深，如图6所示。

　　经过查验，该FPGA芯片的抗噪才能这么差的原因是该芯片公司为了降本钱，将芯片的封装进行了简化，芯片中本来4层的PCB简化为2层，去掉了专有的

　　规划上现已没有办法再下降地弹噪声了。正在无助的时分，思想转了个方向。已然无法下降地弹噪声，那有没有办法下降地弹噪声对时钟信号的搅扰呢？如图6所示，芯片之所以会发生误判是因为正好在时钟的上升沿上偶然会呈现回沟，假如回沟的方位不在上升沿，而是在高电平或是低电平的方位，不就能够防止误判了吗？而回沟偶然呈现在CLK_38M时钟的上升沿，原因是上行SSRAM的数据线M时钟的上升沿翻转，而CLK_125M与CLK_38M时钟不是同源的时钟，会周期性的呈现CLK_125M与CLK_38M一起翻转的状况，也便是上行SSRAM的数据线M的上升沿处一起翻转而发生翻转噪声。

　　为了将翻转噪声移到CLK_38M的高电平处，逻辑做了改动。即上行SSRAM不再选用CLK_125M时钟，而是将下行的38M时钟进行3倍PLL倍频后得到116M时钟，然后将116M时钟进行移相80°（经过示波器丈量后得出的移向计划），因为116M时钟38M是同源时钟，因而相位联络是必定的，这样能够确保116M时钟和38M时钟不一起翻转。修改后CLK_38M时钟波形如图7所示，回沟移到了高电平处。

　　一起为了改进CLK_38M时钟上升沿变缓的问题，在硬件大将时钟线欧姆，且在逻辑内部将时钟线进行了上拉。经过改进后，时钟的上升时刻显着变短。

　　经过M单板调试进程中呈现的地弹噪声搅扰38M时钟信号的毛病及解决办法。总结出以下几点：

　　1）在FPGA硬件规划中，比较重要的信号，例如时钟和复位线等，尽量不要和多根翻转频频的信号线放置在同一个I/O bank。

　　2）在FPGA硬件规划中，比较重要的信号，例如时钟和复位线等，在其接近的周围I/O中不要组织翻转比较频频的信号线）在FPGA逻辑规划中，没有运用的I/O空余管脚最好设置为输出接地，以增大地平面面积。

　　4）假如地弹噪声无法防止，能够经过防止其他很多信号线和重要信号线一起翻转的办法，下降地弹对重要信号线）关于地弹构成的重要信号线上升沿变缓的状况，能够经过加大扰信号的驱动电流，下降搅扰信号的驱动电流的办法。一起将扰信号线在逻辑内部上拉。这些办法能够大大减小扰信号的上升时刻，改进信号质量。

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